Verilog
Verilog实现FIR低通滤波器,vivado平台开发,包含testbench
1.算法仿真效果 vivado2019.2仿真结果如下： 2.算法涉及理论知识概要 FIR(Finite Impulse Response)滤波器：有限长单位冲激响应滤波器，又称为非递归型滤波器，是数字信号处理系统中最基本的元件，它可以在保证任意幅频特性的同时具有严格的线性相频特性，同时其单位抽样响 ......
verilog语法：for与generate...for
1 for循环 for循环必须在always块内使用，对应的always块内的变量需声明为reg类型。 verilog的for和C语言的for的不同点：C语言的for里面的语句是串行执行，而verilog的for内的语句是并行执行的。例如下面的移位寄存器案例。 integer i; always @ ......
【System Verilog】初步学习笔记
1、SV基本语法、分层验证平台、数据类型、task&function、oop(封装，继承，多态)、随机化、线程、组件内部通信（event,semaphores,mailboxes）等见https://www.cnblogs.com/xh13dream/tag/systemverilog/ 2、cov ......
初学verilog的一点点感受
最近开始学习verilog，也看了一点SystemVerilog，顺带折腾了一下常用的开发环境。 经过反复折腾，适合学习verilog语言本身的，感觉还是iverilog简单，写完测试，打印输出，速度比较快，还可以gtkwave看看波形。其他无论使用Quartus还是Vivado都有点慢。 如果学习 ......
Verilog 处理方式 输入的使能信号 多次触发
一个模块里面有输入的使能信号，但是使能信号的持续时长不一致，会出现使能信号持续时间过长，可能多次触发本模块的功能。时间过短则会不能触发，这种情况要调整本模块的输入时钟，要能采集到使能信号的上升沿。 时间过长的处理思想：模块里预设一个busy信号，忙信号，接收到使能信号，且busy信号为底就是不忙的时 ......
正的浮点数相加的示例程序 Verilog
module float_adder( input clk, input rst_n, input en, input [31:0] aIn, input [31:0] bIn, output reg busy, output reg out_vld, output reg [31:0] out ) ......
【Verilog HDL】常量的参数化及跨模块传递
申明变量 Verilog中申明常量主要有两种方式：parameter localparam localparam用法与parameter基本一致，只是localpara定义的参数通常只在所在模块范围内使用，其赋值无法被模块之外的参数定义所改变。 parameter的跨模块传递 parameter在同 ......
一个简单的verilog生成电路的对比
慢慢开始摸索FPGA仿真软件的用法，渐渐熟悉，用起来和C++的IDE也差不多的感觉。 同一段代码，在Quartus下，编译后的逻辑图如下图所示： 这图与我那本N年前在书店5块钱购买的《精通Verilog HDL语言编程》有点不太一样。估计是软件设计改进了。 然后，想起来我还安装了VIVADO，那就也 ......
推排序 Verilog实现原理
引言 推排序常常应用在操作系统的任务调度中，尝试使用硬件对堆排序进行实现，在实现的过程中不使用function和tasks语法，即真·硬件实现 参考的博客 也就这一个博客有介绍 堆排序的Verilog实现 原理 ~~堆排序还需要复习一遍吗?~~ 我肯定是要的 菜鸟-堆排序 图解排序算法(三)之堆排序 ......
记录一下verilog重复例化的两种方式
0 前言 这段时间例化了挺多mem，过程中也了解到了一些新的东西，在这里记录一下 1 for循环方式例化方法 先给出 sub_module module sub( input [7:0] din, output logic [7:0] dout ); assign dout = din; endmo ......
verilog语法+ _
1.用处这两个应该算是运算符，运用在多位的变量中，如下：slv_reg0[(byte_index8) +: 8] <= S_AXI_WDATA[(byte_index8) +: 8]； 2."+:"变量[起始地址 +: 数据位宽] <–等价于–> 变量[(起始地址+数据位宽-1)：起始地址] dat ......
常见器件的Verilog写法
最后修改日期：2023.04.12 1. 三态门 1.1. 写法 wire q; assign q = en ? d : 1'bz; 1.2. 解释 q必须是wire类型，否则就是类似于锁存器/寄存器的结构。 三态门常用在总线结构上。但是直接用三态门去写，综合的结果并不好。这可能是因为，三态门的高阻 ......
脚本推荐-verilog自动对齐
verilog自动对齐脚本 简介 vscode中的verilog-utils可以自动例化 但是没有保留注释 导致注释丢失比较严重 这个为后期的维护带来了巨大的工作量 基于此，使用TCL脚本完成同样的工作 bat脚本启动 文件 verilog_utils_expand.bat rem get scri ......
基于FPGA的AES加密解密vivado仿真,verilog开发,包含testbench
1.算法描述 AES, 高级加密标准, 是采用区块加密的一种标准, 又称Rijndael加密法. 严格上来讲, AES和Rijndael又不是完全一样, AES的区块长度固定为128比特, 秘钥长度可以是128, 192或者256. Rijndael加密法可以支持更大范围的区块和密钥长度, Rijn ......
C与Verilog差别
C没有时钟概念，Verilog有时钟边沿触发。 C无建立保持时间要求，Verilog要计算建立保持时间，并进行优化 C与工艺无关，Verilog依赖底层工艺cell,相同代码不同cell差异较大。 Verilog生成网表链接器件库，做布局布线，C生成可执行代码。 Verilog周期长，C周期短。 V ......
Verilog入门
Verilog代码示例： // 38译码器模块 module dec3_8(a, y); input [2:0] a; output[7:0] y; assign y = 1 << a; endmodule Verilog结构： 数字 常量 变量 位宽不做说明的话，默认是一位 数据类型不做说明的话， ......
FPGA verilog can mcp2515 altera xilinx工程 代码 程序
FPGA verilog can mcp2515 altera xilinx工程 代码 程序 ...altera、xilinx工程 均提供 ...标准帧、扩展帧 均提供 ...提供仿真激励文件testbench 资料包清单： 1.程序：altera xilinx工程代码、Verilog testbe ......
Verilog中的real类型及注意事项
Verilog中的real类型变量为双精度浮点数,且符合IEEE Std754-1985对双精度浮点数的规定,即双精度浮点数为64位,其中1位符号位,11位指数位,53位尾数(其中包含1位隐含位).在IEEE Std 754-1985中一般用{S、E、M}对双精度浮点数进行描述,一个64位双精度浮点 ......
【Verilog HDL】generate语法
generate可以实现某些语句的重复。 genvar 与 generate 是Verilog 2001 才有的功能，可以配合条件语句、分支语句等做一些有规律的例化或者赋值操作。 generate语法有generate for，generate if 和 generate case 三种。可以在ge ......
FPGA实现和ET1100通信verilog源码。 ethercat从站方案。
FPGA实现和ET1100通信verilog源码。 ethercat从站方案。YYID:34299659977307299 ......
基于 FPGA verilog 的 Ethercat 主站工程代码
EtherCAT 总线 demo 板介绍 一、测试架构介绍 总线部分包括 EtherCAT 协议、Canopen 协议、1588 同步协议，全部在 FPGA上实现，纯 Verilog 实现，无软核，时间精准。 FPGA 挂百兆网口串接伺服，布线简单。 支持驱动 1-32 轴，自动侦测。 CPU 和F ......
system Verilog display 时间
目前的NPU模块的module level sim是c和sv混合的，npu core的行为由c code生成。方针的pattern有时候需要加入一些delay，c code自带的mdelay不能满足要求，自带的环境里面有一个delay函数，但是没有单位，因此在不想看函数code的情况下，想通过两次d ......
Verilog语法
#1、整数 integer 整数（正数 0 负数）是一种通用的寄存器数据类型，用于对数量进行操作，整数的默认位宽为宿主机的字的位数，与具体实现有关，最小为32位。 reg和integer：reg的寄存器类型变量为无符号数 integer的寄存器类型变量为有符号数 举例： integer counte ......
小梅哥课程学习——数码管动态扫描显示的verilog实现(C)
1 //动态数码管扫描，通过这种方式可以节约引脚 2 //可以使用三八译码器来切换数码管位 3 //要求每个数码管每20ms都要点亮一次，20/8=2.5ms 4 //源代码1用的是组合逻辑 5 module hex8( 6 clk, 7 reset_n, 8 disp_data, 9 sel, 1 ......
Verilog实现奇分频电路
在FPGA中，计数器电路用途很广，一般计数器电路都可作为分频电路。实现占空比为50的偶分频电路很好实现。但实现占空比为50的奇分频电路有点难度。下面给出一个简单例子，记录学习奇分频电路的过程。 实现占空比为50的5分频电路，高低电平应都为2.5个时钟周期。即应当在上升沿和下降沿都要采样，这样才会产生 ......
小梅哥课程学习——基于verilog系统函数语法的按键抖动模拟与仿真（C)
1 //源代码，因为在返回到空闲状态时没有清零 2 module key_filter( 3 clk, 4 reset_n, 5 key, 6 // key_p_flag, 7 // key_r_flag, 8 key_flag, 9 key_state 10 ); 11 input clk; 12 ......
FPGA Verilog AD7606驱动代码，包含SPI模式读取和并行模式读取两种
FPGA Verilog AD7606驱动代码，包含SPI模式读取和并行模式读取两种，代码注释详细YID:6928665912784264 ......
FPGA实现和ET1100通信verilog源码。 ethercat从站方案。
FPGA实现和ET1100通信verilog源码。 ethercat从站方案。YYID:34299659977307299 ......
m使用FPGA实现基于BP神经网络的英文字母识别,开发平台为vivado2019.2,verilog编程,附带matlab辅助验证
1.算法描述 神经网络主要由处理单元、网络拓扑结构、训练规则组成。处理单元是神经网络的基本操作单元，用以模拟人脑神经元的功能。一个处理单元有多个输入、输出，输入端模拟脑神经的树突功能，起信息传递作用；输出端模拟脑神经的轴突功能，将处理后的信息传给下一个处理单元，如图1.1所示。 基本的神经处理单元其 ......