Verilog代码示例：
// 38译码器模块
module dec3_8(a, y);
input [2:0] a;
output[7:0] y;
assign y = 1 << a;
endmodule
Verilog结构：
数字
常量
变量
位宽不做说明的话，默认是一位
数据类型不做说明的话，默认是wire类型
运算符
assign语句
assign语句：无论右边表达式操作数何时发生变化，右边表达式都会重新计算，并且给左边变量赋值。
assign语句一直执行，因而也被称为连续赋值语句
例子：
