repeat 循环
repeat 循环语法格式如下:
repeat (loop_times)begin…end
repeat 的功能是执行固定次数的循环,它不能像 while 循环那样用一个逻辑表达式来确定循环是否继续执行。repeat 循环的次数必须是一个常量、变量或信号。如果循环次数是变量信号,则循环次数是开始执行 repeat 循环时变量信号的值。即便执行期间,循环次数代表的变量信号值发生了变化,repeat 执行次数也不会改变。
下面 repeat 循环例子,实现了与 while 循环中的例子一样的效果。
// repeat 循环语句 reg [3:0] counter3 ; initial begin counter3 = 'b0 ; repeat (11) begin //重复11次 #10 ; counter3 = counter3 + 1'b1 ; end end
下面 repeat 循环例子,实现了连续存储 8 个数据的功能:
always @(posedge clk or negedge rstn) begin j = 0 ; if (!rstn) begin repeat (8) begin buffer[j] <= 'b0 ; //没有延迟的赋值,即同时赋值为0 j = j + 1 ; end end else if (enable) begin repeat (8) begin @(posedge clk) buffer[j] <= counter3 ; //在下一个clk的上升沿赋值 j = j + 1 ; end end end
仿真结果如下图。
由图可知,rstn 拉高时,buffer 的 8 个向量同时赋值为 0。
第二个时钟周期后,buffer 依次被 counter3 赋值,实现了连续存储 8 个数据的功能。

forever 循环
forever 循环语法格式如下:
forever begin…end
forever 语句表示永久循环,不包含任何条件表达式,一旦执行便无限的执行下去,系统函数 $finish 可退出 forever。
forever 相当于 while(1) 。
通常,forever 循环是和时序控制结构配合使用的。
例如,使用 forever 语句产生一个时钟:
reg clk ; initial begin clk = 0 ; forever begin clk = ~clk ; #5 ; end end
例如,使用 forever 语句实现一个时钟边沿控制的寄存器间数据传输功能:
reg clk ; reg data_in, data_temp ; initial begin forever @(posedge clk) data_temp = data_in ; end
testbench 仿真
`timescale 1ns/1ns module test ; reg ai, bi ; initial begin ai = 0 ; #25 ; ai = 1 ; #35 ; ai = 0 ; //absolute 60ns #40 ; ai = 1 ; //absolute 100ns #10 ; ai = 0 ; //absolute 110ns end initial begin bi = 1 ; #70 ; bi = 0 ; //absolute 70ns #20 ; bi = 1 ; //absolute 90ns end //at proper time stop the simulation initial begin forever begin #100; //$display("---gyc---%d", $time); if ($time >= 1000) begin $finish ; end end end endmodule
