default都写(习惯) {s1,s0} 拼接 input i0,i1,i2,i3 本栏目推荐文章Verilog Review19 Verilog语法_低功耗设计18 Verilog语法_FIFO设计16 Verilog语法_复位设计17 Verilog语法_时钟分频设计15 Verilog语法_跨时钟域设计11 Verilog语法_函数与任务12 Verilog语法_仿真文件设计13 Verilog语法_流水线设计14 Verilog语法_同步与异步设计