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Verilog HDL门级建模

发布时间 2023-07-01 10:56:50作者: ZLJNice

Verilog HDL内部定义了12个基本门级元件可以直接用，用这些门级原件直接对逻辑图进行描述，称为门级建模。

每个门输入可能是逻辑0，逻辑1，不确定态x和高阻态z四个值之一。

  1. 多输入门
    主要有与门（and），与非门（nand），或门（or），或非门（nor），异或门（xor），同或门（xnor）。
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    符号都知道，为了省事我选择直接拍照。
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    相比于之前，就加了一个高阻态和不确定态，除了正常用法，其他输出的值都是x，多输入门不可能输出z。

    在verilog中，一般引用格式为：

    Gate_name <instance> (OutputA, Input1, Input2, ..., InputN);

    输出在前，输入在后，instance是我们自己命名的实例引用名字，可以省略。
    举例：

    and U1(out, in1, in2);
xnor (out, in1, in2, in3, in4); //省略instance

  2. 多输出门
    主要有缓冲器(buf)，反相器（非门，not）。
    还是输出在前，输入在后，举例：

    buf B1(out1, out2, ..., in);
not (out1, out2, ..., in)  //省略instance