dc综合是电路设计的后端流程之一，简单来说，就是已有电路设计（verilog代码）和逻辑单元的工艺库，想将设计转化为门级网表，需要经过逻辑综合（Synthesis）这一步骤。
综合这项工作需要掌握的知识是比较广的，例如，综合时需要处理电路的时序约束，这就需要对数字电路设计有一定的认识；还需要对接到工艺库文件，就需要对器件和逻辑单元的工作原理有一定的理解。现在结合一个工艺库文件tcbn65gplusbwp12t、Synopsys软件和参考书《专用和集成电路设计实用教程》，来系统梳理一下综合流程。
本次先看绪论，不太涉及到具体的内容。
一、集成电路的组成
1：数字电路模块
精简指令集计算机(RISC:Reduced Instruction Set Computer RISC）
用数字电路和逻辑来搭建一个处理器
2：模拟电路模块
3：一些固定功能的ip核
这里举例的MPEG4可以处理音频视频信息，DSP数字信号处理，CODEC编码解码器，USB串口
4：JTAG
5：PAD
6：RAM
值得注意的一点是，书上提到，在超深亚微米工艺中，连线延迟很大，所以在计算时序路径时，不可以再使用线负载模型去估算连线延迟
但后面的内容里，讲到了如何通过线负载模型来估算负载和路径延迟，这一点需要自信看一下
后续的内容介绍了Synopsys的产品如何为综合过程中的问题提供解决方案，这部分很具体，软件和功能一点都不眼熟，遇到再说。