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verilog仿真过程中modelsim出现“Error loading design”原因与解决方案

发布时间 2023-06-21 16:21:22作者: 新手乔乔

modelsim仿真出现以下错误：

 

原因：测试文件的模块名或者参数名错误

解决方法：1. 查看tb文件是否正确

                  2.查看tb文件模块名称是否正确

下图完成了仿真：