1.PLL IP核简介
PLL(Phaze Locked Loop）锁相环是最常用的IP核之一，其性能强大，可以对输入到FPGA的时钟信号进行任意的分频、倍频、相位调整、占空比调整，从而输出一个期望时钟。
锁相环分为模拟锁相环核数字锁相环，模拟锁相环输出的信号稳定性更高，延时可调，使用较多。
2.PLL IP核的基本工作原理
- 锁相环是一个反馈系统，输出的信号作为一个信号参与系统
- 输入参考时钟ref_clk
- FD/PD -- 鉴频鉴相器，FD表示鉴频，PD表示鉴相，输入到鉴频鉴相器的时钟除了参考时钟ref_clk之外还有一个比较时钟（输出时钟），鉴频鉴相器就是比较两个时钟的频率和相位
- 以频率调整为例：参考时钟和对比时钟频率相同，FD/PD输出0，如果参考时钟频率大于比较时钟，输出一个变大的成正比的值，如果参考时钟频率小于比较时钟，输出一个变小的成正比的值
- FD/PD输出的值会传递给下一个模块LF(环路滤波器，Loop Filter)，环路滤波器的作用是用于控制噪声和带宽。滤掉高频噪声，可以使波形更加平滑；根据FD/PD输出的信号输出不同电压幅值的信号
- VCO(压控振荡器），输入到压控振荡器的电压越高，输出信号的频率就越高
- 参考时钟50MHz，压控振荡器假设有基准的输出信号10M，FD/PD会输出一个变大的值，LF输出的电压会增大，VCO输出的信号频率增加，最终稳定在50MHz
- 参考时钟和比较时钟（反馈信号）最终会趋于相等
3.PLL 倍频的实现
- DIV -- 分频器
- 假设ref_clk为50MHz,最终反馈的信号会和参考时钟趋于相等，也就是说分频器出去的信号使50MHz;假设分频器是进行的二分频，则分频器输入的信号就是100MHz,PLL_out输出的是100MHz
- PLL倍频就是通过一个分频器，通过调节分频器的参数实现倍频
- 锁相环就是锁定输入频率和输出频率相等
4.PLL 分频的实现
- ref_clk 50MHz --> DIV进行5分频 --> 最终时钟信号输出为10MHz
5. PLL IP配置
- 建立文档体系（docs,proj,sim,tb,rtl）
- 建立实验工程
- 找到插件管理器，打开之后，创建一个新的IP
- 选择器件，输出文件类型，搜索IP核（PLL),设置输出文件的位置，在工程文件夹下创建子文件夹ip code