IP集成容易出错遗留问题总结-JZTXT

集成时第一件事情就是和后端确认harden划分，harden内部是否可以走线？harden外部是否可以相互连线？harden方向？出线方向。是否有电压真空隔离带？
功能仿真的filelist和综合的filelist不是一个。验证的文件部分无法综合。
开始设计不要安装经验加DFT代码，等DFT的方案完成后再插入。防止初始的DFT与正式方案不同，白写代码。
仿真和综合的宏需要确认。
ATE IP TEST设计方案代码要及时考虑，做DFT时就行，不能等到最后阶段。
RAM是否有特殊需求，比如特殊电压工艺库，超大RAM，需要和后端开始时就交流。大于1K SRAM不能使用寄存器搭建。RAM的对应关系，分组关系。
功能仿真分为SIM 模型与ASIC工艺库模型。SIM模型是纯RTL代码实现的功能。ASIC是厂家提供的工艺库器件行为模型。一般情况下两个分支是功能时序一样，极少数情况会有差异。
带有软核的IP需要替换handcell基础单元，也就是一些基础的mux，and，or,cdc,syncnizer等，否则综合时序无法满足。硬核的IP不涉及。
不用的PAD要确认是进行悬空还是接地处理，最好全都拉到TOP层，由封装进行处理。初期就进行不要拖到最后。
ATE IP TEST的管脚要求信号测试的应该接到GPIO,快速反复跳变的信号要接到GPIO，初始化配置的比如复位，时钟控制，需要接到GPIO。静态的配置信号可以拉到DFT DSC进行配置，节省管脚资源。管脚充足的情况下JTAG尽量多出几组，节省机台测试时间。
普通的GPIO信号频率是有要求的，一般不要超过200MHZ，超过的进行分频。